2025年度後期論理設計演習

本科目の目的は、ディジタル回路設計の重要な工程の一つである論理設計の基本的な考え方および論理設計を実際に行うためのハードウェア記述言語による回路表現法を理解し、演習を通して設計ができるようになることである。近年のディジタル回路設計では、回路をハードウェア記述言語で記述し、その記述を各種のソフトウェアツールを用いて回路実装用のデータに変換していく。このため、ディジタル回路設計においては、実現したい機能をどのように表現するかという面と、その表現がどのように実現されるのかの両面からの理解が必要となる。本科目を修得することにより、基本的なディジタル回路が設計できるようになる。

科目に関連するディプロマポリシー項目
〇2024年度以降入学生
下記、記載のカリキュラムマップを参照。
https://www.osakac.ac.jp/about/policy/faculty/
※各学科/専攻名称のカリキュラムポリシー下段の
　「カリキュラムマップ」よりご確認ください。
〇 2023年度以前の入学生
- 知識・理解力、応用力【DP-T-1-1】

<JABEE学習・教育到達目標: C>
(1)ハードウェア記述言語（HDL）によるディジタル回路設計の手順を知る。
(2)基本的な論理回路のHDLによる表現法を理解する。
(3)回路の階層化の概念およびHDLによる表現法を理解する。
(4)有限状態機械の概念およびHDLによる記述法を理解する。
(5)有限状態制御部とデータパスから構成される回路の構造やふるまいを理解する。
(6)テストベンチを用いた設計検証の方法を理解する。
(7)ディジタル回路の物理的側面を知る。

先修が望まれる科目: 論理回路
関連科目: コンピュータアーキテクチャ2

＜評価項目と基準＞以下の評価項目の配点に従い100点満点で60点以上を合格とする。
評価項目 (対応する授業目標)[配点]…評価基準
- 論理設計環境(1)[10]…SystemVerilogを用いたディジタル回路の設計法を理解し、設計に用いる代表的なツールの機能を使用して回路設計が行える。
- 論理回路のHDL表現(3,4)[20]…論理回路のSystemVerilogによる表現を理解し、SystemVerilog記述から入力値と出力値との関係を読み取ることができる。
- 構造記述(3)[20]…コンポーネントの接続関係を表すSystemVerilog記述を理解し、対応するブロック図を作成することができる。
- 有限状態機械(4)[10]…有限状態機械の動作を表すSystemVerilog記述を理解し、対応する状態遷移図を作成することができる。
- RTレベル回路(5)[20]…回路図と制御部の状態遷移図からSystemVerilog記述を作成することができる。
- テストベンチ(6)[10]…テストベンチを作成してRTレベルの回路のシミュレーションができる。
- 物理的な性質(7)[10]…論理回路を実現するための実装方法の違いや実装に要する面積・伝播遅延の影響を知っている。

教科書は用いず、適宜Moodleで資料を配布する。

時間:水曜13:15-13:55
場所:11-501
学内外の用務のため、オフィスアワーでも教員が教員室に不在の可能性がある。

注意事項
-欠席が4週以上の場合は未受験(E評価)になるので注意すること。
-演習は各自のノートPCを用いて行う。

課題に対するフィードバック
- 提出されたレポートについては、返却はしないが、評価項目ごとの評価結果を通知する。
- 小テストについては、答案は返却しないが正答例をMoodleで公表する。